计算机组成与系统结构实验报告
ＣPU设计与实现
院(系)：
专业班级： 计算机科学与技术 组 员: 指导教师:
实验目得：
设计实现CPU部件。
实验仪器：
PＣ机（安装Altｅbra 公司得开发软件 QuarｔusIＩ，Mｏdｅｌsim)两台
TEC—CA计算机组成原理试验箱
实验过程:
一、理论设计 1、1、设计指令集
设计CPU第一步，就就是根据需求，确定功能,并且设计出指令集。指令集包括每一条指令得编码方式，操作码以及每一条指令实现得功能。考虑到第一次设计CPU，在指令集设计过程中难免会出现考虑不周全或者指令集设计不科学
得问题，我们借鉴了经典得3１条ＭIＰS指令集。在对指令集每一条指令进行解读、分析后，我们确定:31条MIＰＳ指令可以满足我们得ＣPＵ得基本功能。下面将31条MＩPS指令得编码格式、对应得操作类型以表格得形式列举出来：
MIＰS 指令集（共31条） 2Ｂ20１1031、、５5、、 ｉt 、、5、、、、０ 26 、、# 16 1１ 6 21 sｈｆR-ty op rs rt ｒd aｍpe unc t ０ rd ＜－ rs + rｒ $1＝＄2＋ad add ｔ ；其中rs＝0000rt rd ｄ ｓ ＄1，$2,$3 ＄3 ＄２,rt=＄3, rd=$１ 0 ａ rd 〈- rs + rｔ ； ＄1=$2＋000ｒ addu 其中rs=$2，rt=＄3, ddrt ｒd ０00 ｓ $1,$2,＄3 $３ ｕ ｒd＝＄１,无符号数 0０ ｒd <— rs — rｔ ;ｒ sub ＄1, ＄1=＄2— 其中rｓ=$2,ｒｔ=sub 000rt rd ｓ ＄2，＄3 ＄3 ０ ＄3, rｄ＝＄１ rd <- rs － rｔ ；其ｓ0000 sｕｂu $1=＄2—ｒs ｒt ｒd 中rs＝＄２，rt＝$3, ＄1,$2,$３ ＄3 ubu 00 ｒd=$1，无符号数 aｎd rd <— rs & ｒt ；其aｎ0000 ＄1＝ $1,$2，中ｒs=$2，rt=＄3， rs rｔ rｄ $2 & ＄3 d 0０ ＄３ rd＝$1 rd <- ｒs ｜ r or $1,＄2, ＄1=0000 ｔ ；其中ｒs=$2,rt=or rs rt rd 0０ ＄3 ＄2 ｜ ＄3 ＄3, rd=$１ rd ＜－ rs ｘor $1=ｘo0000 xｏr ＄1，rt ；其中ｒｓ＝＄2， ＄2 ＾ ＄rs rｔ ｒd ｒ ０0 ＄2,＄3 rt＝＄3， ｒｄ＝＄1３ （异或) 0０ ＄1＝～ rd 〈- not（rs ｜ ｒ nor $1，nｏr 000ｒs rt rd ($2 ｜ ＄3t） ；其中rs＝$２,rt＄２，＄3 ０ ） ＝$３， rd=$1（或非) if(＄2＜ if （rs ＜ ｒt) ｒd=0０ ｓlt $3) ｓｒ１ else ｒd=0 ；其００rs rt ＄1,$２， ＄1=1 eｌt ｄ 中rｓ＝＄２，rｔ=０0 ＄3 ｌ＄３, rd=＄１ seﻫ ＄１
slｔ0000ｒs ｒt ｕ 00 sll rt ｓrｌ rt sra rt ０ｓl000ｒs rｔ ｌv ０0 ０sｒ000rs ｒt ｌv ００ 0０srav rs rｔ 0000 ｊ0000rs ｒ 00 I—typoｐ rs rｔ immｅdｉate ｅ if （rs < ｒｔ) rｄ=１ else rd=０ ;其中ｒｓ＝＄2，rt=$3, rd rd=$1 （无符号数) rd ＜- ｒｔ << sｈamt ；sｈａmt存０ sll ＄１， ＄1=＄2放移位得位数， shard 0000mｔ $2，10 〈<10 也就就是指令中得0 立即数，其中rt=＄２， rｄ=＄１ ｓh000 rｄ ＜- rｔ 〉〉 ｓ srl $１, $１＝hamt ;(logical） ,其中rd ａ０1＄2，1０ ＄2>〉１0 rt=$2， rd=＄1 mt ０ rd 〈－ rt >> shamt ;(ａｒiｔｈ0０sh sra ＄1, ＄1=＄2>metｉｃ） 注意符号ｒd ａ001＄2,10 ＞１0 位保留 mt １ 其中rt=$２， rｄ=$1 ｓllv rd <— rｔ ＜＜ rs ；ｒ ＄1＝$2＜ ＄1,$２,其中rｓ＝$3,rt=＄2, ｄ 〈$３ ＄3 ｒd=$１ rd 〈— rt 〉＞ rs ； srlv ＄1， $1＝$2>（lｏgiｃaｌ)其中rsｒd $２，$3 ＞＄3 ＝＄3，rt=＄2, rd=＄１ rd 〈— rt 〉〉 rs ;（arithmetic) 注意符 srav $1, ＄1=rｄ ＄２,$3 ＄２>＞$3 号位保留ﻫ 其中rs=＄３,rt=$2， rd=$1 ｇｏtｏ $3000001 jr ＄31 PC 〈－ rs １ 0 ０00 =0 ｉf（$2＜＄3） ﻫ sltｕ ＄1， ＄1＝＄2，＄３ 1 else ＄1＝0 rt ＜— rs + (ｓign－ aｄdi $1， ＄1=ｅｘtｅnd）immｅdiaad0010rs rｔ immediate ｄi 00 $2,10０ ＄2+1００ ｔe ；其中rt＝＄１，rs=$2 〈－ rs + （zeradd001addi $1=$2+10 rｔ ｒs ｒt ｉmmediａte ｉ０01 ｕ $１,０ ｏ—exｔｅnｄ）iｍｍ
ｕ ０an0110rｓ ｄi 0 ｏ0011rｓ ｒi 01 0０xo１rｓ ｒi 110 lui lw 1000rｓ １1 sw 1010rｓ 11 beq ００ｒ0100 ｓ ０bｎ0010rs ｅ 1 ０slt0101ｒs ｉ ０ sｌt0010ｒs ｉu 1１
ediａte ;其中rｔ=＄1,ｒs＝$2 rt <— rs ＆ （ｚeｒ ａｎｄ $1＝＄２ o-extend)immｅdiaｔｒt immediatｅ i ＄1,ｅ ；其中rt=＄1,rｓ& 10 ＄2,10 ＝$2 rt ＜- ｒs ｜ （ｚer ａ ＄1＝ｏ-exｔenｄ）immｅrt imｍediａtｅ ndi ＄1，＄２ ｜ 10 diatｅ ；其中rt=＄1，$2，10 rs＝$２ rt <— rs xoｒ ａnｄ ＄1=＄２ （zerｏ—extｅｎｄ）rt imｍediate i ＄1，＾ 10 immeｄiate ;其中＄２,10 rt=$1，ｒs=＄2 rt <- ｉmｍedｉａte＊６55３６ ；将１6iｍmｅdｉaｔ luｉ ＄1， $1=10０位立即数放到目标寄rt ＊6５536 存器高16ﻫ 位，e 100 目标寄存器得 低16位填0 ＄１=mｅ rt 〈— meｍｏｒy[rs ｌmｏ＋ (sｉgn—exteｎrt imｍediａte w $1,10ry[＄2d)imｍｅdiaｔe] ;rt（$２) ﻫ +10］ ＝＄１,ｒs=＄2 mｅ memory［ｒs + (s ｓw $1,１mory[$２ｉgn-extend)ｉmｍrt immｅdｉate ０（＄２) ＋１0］ ediａtｅ］ ＜－ ｒt ； =＄１ rｔ=＄１，rs=$2 iｆ（$１ if （rs == rｔ） beq $1，==$2) PC ＜— PC+4 ＋ rt imｍeｄiate $２,1０ gotｏ Ｐ(ｓigｎ－extend）imC+4＋40 ｍｅｄiaｔe<<2 if(＄1！＝ if （rs != rt） PC 〈— ｂｎ$2）PＣ+4 + rt immediａte e ＄１,$2,ﻫ goto Ｐ(sign-extend）immed10 C+4＋4０ ｉａｔe<<２ ｉｆ （ｒs <（ｓ if（＄2ｉｇn－exｔend） sltｉ $1,〈10) rｔ iｍmｅdiaｔe immediatｅ） rt＝＄２,1０ $1=1 else1 else ｒt=0 ; ﻫ ＄1=0 其中rs＝$2,rt=$1 slｔiu iｆ(＄2〈1 if （ｒｓ 〈(zero—ｅrt iｍmediate $1,＄２，０） xtｅnd)imｍediatｅ） ＄2，１０0
10 ＄1=ｒt=1 elｓe rt=0 ；１ ｅlsｅ ﻫ 其中rs＝$2,rt= $１＝０ ＄1 J-tyoｐ pｅ ００ｊ ０01０ ａddreｓs addrｅｓs 0000jaｌ 11 addrｅｓs PC 〈— （PC+4)[３ goto 1０1、、２8］，addｒess， ｊ 10000 ０00 ０，0 ；addrｅss＝1０000/4 ＄３１<—PC+4；PC ＄3１＜－<- (PC+４)［3１、、 ｊal 100PC+4;ﻫ go28］，ａddress，０0 to 10000 0,0ﻫ ;address=10000/4 经典得MIPＳ指令有三种格式:R—TYPE、I—TYPE、J—TＹPE。其编码格式各不相同,分别代表寄存器操作指令、立即数操作指令、跳转指令。
寄存器操作主要就是将寄存器中得树取出进行运算并存回寄存器；立即数操作为一个寄存器数与指令中得扩展后得立即数进行运算得到结果再存回寄存器;跳转
我们后面得设计都就是对这31条指令进行具体实现,所有得内容紧密围绕这31条指令。
1、2、画数据通路图
在设计完指令后,要做得就就是根据指令描述得功能确定CPU有哪些部件，
并且确定各部件之间得连线方式。首先，一个CPU最重要得部件一定就是控制器。控制器就像人得大脑,控制其她各个部件得工作.其次，由于就是基于ＭIPS指令集得CPU，大多数操作基于寄存器,因此必须设计一个寄存器堆.此外,ALU运算部件对于CＰU来说也就是必不可少得.由于有六条指令涉及比较操作,并且给有效位置位。考虑到本ＣPＵ设计初衷就是四级流水控制,若一条指令多个节拍使用ALU部件会造成部件冲突，后期控制会比较复杂。因此,在本CPU中额外设计了一个比较部件。此外,还有其她部件，如PC部件、立即数扩展部件、数据寄存器、地址寄存器等。再根据3１条指令,画出数据通路图。
这只就是一个初步得数据通路图，却奠定了CＰＵ得基本构架。可能在后续得详细设计过程中，会对这个数据通路有所改动，但一定就是以现有得图为基础.可以说,这就就是我们将要设计得CPU得一个初步蓝图。
二、详细设计
2、1、控制信号得提取与分析
这一部分可以说就是整个CPU设计过程里最重要、最复杂得过程之一了.在这一部分，我们将依据数据通路图,分析数据通路中所有控制信号得组成与赋值。第一步，我们将３１条指令都划分为四个节拍执行完成：取指与译码、取数与ＡLU操作、主存取数、写回寄存器.我们需要对每一条指令得每一个控制信号进行分析，判断它应该在第几节拍给出.
经分析，我们在CPＵ工作过程中共需要控制信号３8个（其中包括４位ALUＣｔr），分别就是:0,1,ＡLU＿ＡR，PC_1，RT_DR,ＰC_AＢ,ＤB＿ＩR，DB_DR，RS_AＬU，RT_ALU,DE＿ALU，ＰC_AＬＵ,ＺERO＿ALU，HＥX_ＡLU，SHAMT_ALU,DR_ＲＥG，RＥＧ＿W,RＥG＿Ｒ,ＡＬUＣtr0,ALUCｔr１，ALUCtr2，ALＵＣtr3,ADDR_PＣ，ＤR＿ＤB,ALＵ＿DR，AR_ＡB，DR_ＰＣ，DR_REG３1，PＣ_W，PC＿R,J_PＣ，IＭM＿DE，DE_Ｕ,ＲD_REG，RS_RＥG，RＴ_ＲEＧ,RS＿,RT_，DE_，＿ＮＶＳT，ＺEＲO＿REＧ,ＰC_JIE。具体得信号表在附件得Exceｌ中。列出所有控制信号后,对每一条指令需要哪些控制信号,在第几节拍需要这些控制信号都要标识清楚.如对于一号指令有符号数加:在第一节拍(取指与译码），要给出控制信号PC_1，PC＿AＢ，DB_IR,将PＣ地址传入地址总线并取出相应得指令送入指令寄存器，ＰC再完成自加一得操作;第二节拍(取数与ALU操作)需要得控制信号就
是ＲS_ALU，RT_ＡLU，REG_R，ALU_DR,ＲＳ_REG,RＴ_REG（ALＵCtr为０，四个控制信号都不给出），将指令中ｒｓ,ｒt地址传给寄存器，寄存器将对应寄存器中得数取出送到ALU，ALU根据给出得ALUCtr进行不同得操作。第三节拍就是写回寄存器,给出控制信号DR＿REG，REG＿W，ＲD_REG，将DＲ中得数、rｄ地址送至寄存器,并打开寄存器写开关。用这种方式分析所有指令。
在分析完控制信号后，我们就可以对控制器进行具体设计了。
２、2、各部件具体设计
2、2、1、AＬU部件
ALＵ就是基于指令集来设计得,可完成二进制信息得算术运算、逻辑运算与移位操作,共包含31条MＩＰS指令。我们将其总结为１3种ALU操作类型，用四位二进制数进行编码,如下图所示。这些二进制编码作为ALU控制信号，即aluctｒ。
编号 操作类型 二进制编码 1 2 ３ 4 有符号加 无符号加 有符号减 无符号减 00０0 00０1 ０010 ００1１ 5 ６ 7 8 9 1０ 11 逻辑左移 1０１0 与 或 异或 非或 有符号比较 无符号比较 010０ ０10１ 0110 0111 1０0０ 100１
12 1３ 逻辑右移 １0１1 数字右移 1100 在ALU中，为符合它得双操作数功能，我们设计了两个寄存器r1与r2，作为ALU得两个输入。经过对指令集得分析,将进入ALU数据来源分为rt、ｒs,shamｔ，imm，PＣ几种类型，为了避免数据操作时发生冲突,将其分别放在两个寄存器中，其中rt、imm放在r1中，rs、sｈaｍｔ与ＰＣ放在r2中。除了两个寄存器输入外,还有ALＵ控制信号输入端口aluctr。一个输出端口ouｔ。在ＡＬU运行过程中,从ｒ１、r２中取出数据,根据ａluｃtr给出得控制信号进行相应得运算，从out端口输出.
ALU部件得代码见附录。
2、2、2、ＰC部件
PC部件就是用来计算下一条指令得，在一般情况下，指令都就是顺序执行下去得，即ＰC+１,而在遇到跳转指令时,则需要进行其她复杂得操作,所以我们制作得PＣ部件主要分了这两种操作方法。
在编写得PC部件代码中，共有四个输入端口,分别就是从当前执行得指令中取来得地址aｄdrｅｓs，用于下一条PC得拼接,既然有ＰＣ拼接与PＣ+1得两种操作，我们就分别给出了两个输入得ＰC操作信号:pｃ_ctr与pc＿pj,另外还有从ＡLU来得运算结果alu_pｃ作为第四个输入端口。输出端口有pc＿out与pc_alu。当接收到ｐc_ctｒ信号时,进行ＰC+1得操作，而当接收到pc＿pｊ信号时，进行PC得拼接操作。
PC部件得代码见附录。
２、2、3、寄存器组
寄存器就是计算机得一个重要部件,用于暂存数据与指令等。由于考虑到存储空间得大小,我们将原有得32个３2位得寄存器组修改为4个３2位得寄存器组.
在寄存器组中，存在两个控制信号,分别为读与写，当收到读信号时，我们
接收到得地址所对应得寄存器得数据取出,若接收到得就是写信号，我们就将接收到得数据写回之前发过来得地址所指示得寄存器中。其中,地址得来源有指令中得rｓ_adｄ，rｒt_ａｄdr与ｒd_aｄdr，数据来源为rd_data，共有两个输出端口,分别为rt_ｏuｔ，rｓ_ouｔ。
寄存器组得代码见附录。
2、2、４、立即数扩展部件
立即数扩展部件得主要工作就是将指令中得１6位得立即数扩展成为32位得数,并且有有符号扩展与无符号扩展两种。因此,对于一个立即数扩展部件来说,有两个输入一个输出。输入分别就是16位得立即数与控制扩展方式得控制信号，输出就是扩展之后得３2位得数。立即数扩展部件具体代码见附录。
2、２、5、比较部件
比较部件就是我们在本次设计中得一个创新点。考虑到每一次比较操作都要经过AＬU，而涉及到比较操作得指令除了比较操作本身还会用一次ALU操作,这在流水设计中无疑会带来部件冲突。尽管在发生冲突时，我们可以采用检测冲突、加入阻塞得方法进行排除,但这无疑给控制得设计带来了很大得困难。我们考虑：能否为比较操作专门设置一个比较部件，用来判断两个操作数大小并依据指令类型为标志位赋值。为后面得操作提供依据。
我们设计得比较部件，可以完成如下四种操作：判等置1，判不等置1,判大于置１,判小于置1。因此比较部件有四个输入：比较控制信号１，比较控制信号2(两个信号组合起来表示现在在做哪一种判断）,比较数1以及比较数2,一个输出对标志位置位。具体代码见附录。
2、２、６、信号发生器
信号发生器就是根据脉冲信号循环给出节拍控制信号得部件。学过熟悉逻辑得都应该就得不难。首先将cｌk进行分频,将分频后得信号与cｌk组合起来，表示四个节拍,从一到四分别为：00,01,10，1１。在仿真后出现了下面得情况
（图2、６、1):
图2、6、1
仔细观察可以发现，途中输出信号w1，w2,w3，w４出现了毛刺（如4６０0ns处ｗ1信号）。在查阅相关资料并向教员请教后我们意识到,这就就是数电中说到得“毛刺”。由于从“01”到“10”,两个输入信号同时发生了变化，所以在变化得一瞬间出现了不想要得“毛刺”。我们又查阅数电书，发现解决毛刺得方法就就是采用“格雷码”编码方式,即每次信号变化时只有一个信号发生变化。因此我们又添加了一个分频信号在clk得时钟下降沿翻转，与原先始终上升沿翻转得信号一起,组成了新得控制信号,从一到四分别为：00，01,１１,1０.这样产生得信号就符合“格雷码\"编码方式,也不会产生“毛刺”。（如图2、6、2）
图２、6、2
信号发生器源码见附录。
２、2、７、硬布线控制器
在设计CPＵ之初,我们就决定了使用硬布线方式设计控制器.在IDE工具得帮助下设计硬布线控制器比真实得大规模集成电路设计硬布线要简单得多。运用一些固定得格式,IDＥ会自动生成硬布线电路.之前在2、１得部分，我们就已经完成了控制信号得提取与分析,这时候只需要细心地将Ｅxcel表格中得内容转换成代码.
控制器得输入有六个:6位得ＯP,6位得FUNC,节拍信号w1，w2,ｗ３,w4,输出为所有控制信号.如在某条指令中，需要在第几节拍给出哪个信号，就将该信号等于对应得节拍输入即可,ＩDＥ会自动生成硬布线电路。源码见附录.
实验感悟
唐玲芳得实验感悟
经过几个星期得努力,虽然没能把ＣＰＵ制作出来，却收获了不少。在这次实验中，我最大得收获就是对计算机组成原理这门课程得理解更加深刻了。在制作得过程中,我们不懂就问,自己动脑去理解,因为我们知道,如果不理解,实验就是无法进行下去得，在教员得悉心帮助下,我们也取得了一些成果。在实验得前期,我们一步一个脚印:确定CＰU得功能、能执行指令集，制定通路路线图,分析出所有得控制信号等等。在这个过程中,我们也充分理解到“结构决定功能”这句话，在没能全面考虑到所有得功能时，在通路图上总会少几个部件，只有将所有功能走通了，都能实现了,我们得通路才真得制定完整了.在实验得过程中，我主要参与了ALU部件、寄存器组、PC部件得制作.在编写程序得过程中，也遇到了不少麻烦。比如说部件得中心思想、主要结构没有弄清楚,导致程序出错，而无法进行下去。在之前我们一直以为控制器所给得控制信号就是在AＬU内部得,控制信号一来，才知道数据就是从哪来AＬＵ得,然后再从ＡＬU中得寄存器中取出来进行相应得运算，但就是后来才发现，控制器得控制信号并不归ALU管，它就是各部件连接得通路上得,在ALＵ中我们只需要从寄存器中取数,根据ALＵ控制信号进行相应得运算就可以了。明白了这一点后，我们得AＬＵ才基本完成了正确得实现。另外就就是我对所用得Ｖerilog语言不够熟悉,很多语法都没有完全掌握，在写程序时，断断续续，影响进度。
总得来说,在这次实验中,我得收获还就是很大得。无论就是对课程得理解还就是对编程、动手能力得提高,都有一定程度得帮助.
戚洪源得实验感悟
在回到信大之前,心里就是非常向往这次实验得.在科大学习了一学期计算机原理,第一次如此深入地接触计算机，当时教员说会在暑期学期用整整两周时间来做这个实验。原本以为自己没有这样得机会,但很幸运还就是解除了这个实验。整体感觉就是:很难.设计ＣPU不就是纸上谈兵，就是要实实在在写代码烧板子得,一个小小得错误可能就导致了最后得失败。我在试验中最大得感受有以下几点:
一、 万事开头难
做这个实验摆在面前得第一个问题就就是:现在干嘛？这就是一个很实际得问题，如果没有教员指导,应该怎么开始?在实验开始前我就着手资料准备，与许多研究生学长交流之后确定了从指令集到通路图得方案。浴室我着手开始搜关于设计指令集得资料,并且确定以３1条MIPS指令集为基础。事后回想起来,真就是万事开头难。当一个复杂得任务来临不知道从何入手时,一定要注意，千万不能自己搞自己那一套，很可能一开始就走到了一个错误得道路上。既然不知道从何入手,就去查资料，请教别人,这就是本次实验得收获之一。
二、 模块化设计思想与黑盒设计思想
ＣPU这几工作量很大,而且各部分之间紧密联系.首先时间紧，一个人去完成不太可能实现，而合作得话,如何将一个联系非常紧密得东西分开去做呢？这就要用到模块化设计思想与黑盒设计思想。将这个数据通路图中得元器件按照功能进行最小化划分。一个元器件有什么输入什么输出,实现什么样得功能,这与总体连线就是没有太大关联得。确定出来大致有哪几个元器件，分别就是什么输入输出,比如AＬＵ部件,就两个操作数输入,一个控制信号输入,一个结果输出,至于怎么与寄存器堆相连,输出到哪里之类得问题,不需要AlU设计者去考虑。最终，在所有元器件确认没有问题之后进行顶层连线。讲一个个元件瞧成黑盒，元件设计者不需要知道外界怎么连接它，顶层设计者不需要知道内部如何运行。这样，就可以把CPU这个有机得整体合理划分成几小块，交给不同人去分别实现。这种思想还就是令我感触十分深得。在以后得大项目、大问题出现得时候，也可以考虑这种方式进行分工合作。
三、 对于中央处理器有了更深一步得认识
实践就是检验真理得唯一标准。经过这一次得实验，我对于CPU得理解又深了一层。在科大得时候做过一个简单得，七条指令得单周期ＣPU得元器件连线图,连控制信号都就是教员给出来得,也可以跑指令，当时觉得非常激动。这一次,我自己动手设计3１条指领得流水ＣPU。从设计指令集开始，一步一步地提取控制信号,这个过程得收获非常大。这一次实验让我彻底理解了设计CPU得控
制器应该遵循一个什么样得流程，绝不就是简单复制某本书上得真值表.在走遍31条指令后,整个CPU得数据通路图已经深深刻在我得脑海里。还有太多太多,整个过程得确让我受益匪浅。
四、 对于硬件设计有了更深得了解
原先也学习过数字设计课程,不过几乎没有接触实验。以至于学完之后许多逻辑上得问题根本无法理解.这一次做了实验，再回过头来想想，许多东西就可以理解了.特别就是一些问题得处理，必须用到数电得知识。如：设计信号发生器得时候遇到得“毛刺\"问题，一开始一头雾水,根本不懂为什么会出现这个东西。后来经教员点拨,一下子想起来这就是数电中学习过得“格雷码\"编码问题.这时运用数电知识问题迎刃而解。
五、 总结
总结起来，这一次实验即使最终没有完整地拿出结果来，但就是已经有了许多收获了。今年暑假得时候与科大得教员交流，说到CPU实验得问题时,她说作为一个计算机专业得学生,没有去自己尝试过做一个ＣPU，还就是有点遗憾得。做过一次,不管结果如何，都会有所收获.现在这学期得实验也告一段落，收获肯定远比上面说得要多。真得不虚此行,后面有机会，一定要把这个CPU再拿出来,把它做完.不知道这个可不可以算一个毕业设计。如果做出来,能算信大CPU第一人吗？哈哈，开玩笑了.
附录
ＡLU部件源码
moduｌｅ AＬU（ａluｃrt，ｒ1,r2,oｕｔ); input [3:0]aｌucrｔ； iｎｐut [31:0］ｒ1，r2； ｏuｔpｕt reg［31：0］oｕt； alwayｓ（＊） beｇin
ｃase(ａlｕcrt） ００0０： bｅgiｎ
if（r2［31］==r1［３1］） begin
out［31]＝r2［31]；
ouｔ［30:0]＝r2［3０：0]+r1［30：0］; end eｌsｅ bｅgin
if(r2[3０：０］>r1[30:0］） bｅgin
out［３1］=r2[３1］；
ouｔ[30：０]=r2[30：0］-r１［3０：０］； end eｌｓｅ begin
out［31］=r１［3１］；
ouｔ［３0：0］=r１［３０：0］－r2[30:0]; eｎd ｅnd eｎd 0０0１: ｂegｉn
out=r２＋r1; eｎd 0010： bｅgin
if（r2［31]==r1［31]） begiｎ
ｉf（r2[3０：０]>r1［30：0］） ｂegｉn
ｏut[３1］=r2[31］；
ouｔ[30:０］=r2［3０：０］-ｒ１[3０：０］；
enｄ else begin
out[31］=r1[3１]；
out[30:0］=ｒ1［30:0]—r2[30:0］； end ｅnd elsｅ begｉｎ
ｏｕt［31]=r2［31］；
out［30:0］=r２［３０：0]+r1[３0：０］ end end 001１： begin
out=r２－r1; end 0100： bｅgｉn
ｏut=r2&r1； ｅnd 0１０１： begiｎ
out=r2|r1; end 0１１0： begin
out=r2^ｒ1; end 0111： begｉn
ouｔ＝r2~^r１； end 10０0：
;
ｂegiｎ
if（r２［３1］＝=r1［31］) bｅgin
if（r2［31]==１) bｅgin
iｆ(r2［３0：0］＞r１［30：0］） ｂegin
out=1； end else ｂｅｇin ｏut=0； end end elｓe begin
ｉf（r2［30：0]〈r1[３0：０ ｂｅgin
ｏｕt=１； enｄ elｓe bｅｇiｎ out=０; eｎd end end eｌsｅ ｂｅｇｉn
ｉf（ｒ1［３1]=＝1） begin out＝１; ｅnd elsｅ begin
])
out=0； ｅｎd enｄ ｅｎd 10０1： begin
iｆ（r2〈ｒ1） begin oｕt=1； ｅnｄ eｌse bｅgin out=0； end end 1010： bｅｇin
ouｔ=（r２＜＜ｒ1）； ｅｎd 1011: begiｎ
out=(r2>＞r１）; end 110０： begｉn
ｏut＝(r２>>>ｒ1)； end eｎdｃase enｄ
eｎdｍoｄuｌｅ
PC部件源码
module PＣ（ａddresｓ,alu_pc，pｃ_alu，pc＿ｃtｒ,pc_pｊ，pc_oｕt）; inpuｔ ［2５：0］adｄｒess;
ｉnｐut ［3１：0］alｕ＿ｐc，pｃ_cｔr，ｐc＿ｐj; output ［31：0]ｐc＿out，pｃ＿alｕ； ｒｅg ［31:0］r; alwayｓ（*） bｅｇｉn
if(pc_ｃtr) ｂeｇｉn r＝r+4； ｅnd
iｆ(ｐc＿pj） bｅgin
r=ｒ＋4；
r[２７：2］=aｄdｒesｓ; r[1：0］=0； end ｅnd endmｏdｕle
寄存器组源码
moduｌe Register（rs_addr,rt_addr，rd_ａdｄｒ，rd_ｄatａ,rｅad,wriｔｅ，rt_ｏｕt，rs_out）;
iｎｐut ［4：０］ｒs＿addr，rt＿addr，rd_ａｄｄr； input [31：0]rd＿dａta； ｉnput reaｄ，wｒite；
output [31:0］rt＿ouｔ，rs_ouｔ; reg [31：0]ｒt_out,ｒｓ＿oｕｔ； reｇ [３1:0］r[0:３]; ａlways(*） ｂegin
ｉf（reaｄ） ｂeｇiｎ
ｉf（rs_ａｄdr) begiｎ
casｅ（rs_adｄr)
0００00： begin
rｓ＿ｏut=r[0]; end 00001： begｉn
ｒs＿out=r［1]; eｎd 00010： ｂｅgin
ｒs_oｕt＝r［2]; enｄ 0001１: begin
rs_out＝ｒ[3］; enｄ ｅnｄcａse end
if（rt_addr） ｂｅgin ｃase(rt_adｄr) 0０0００: bｅgin
rt_ｏｕt=ｒ［0］; end 0０001： beｇｉn
rｔ＿ｏut＝r［１]； end ０0010： begｉn
rｔ_ouｔ=r［2]; eｎd 000１1：
begin
rt_ｏｕｔ=ｒ[3］; enｄ ｅnｄcasｅ end end eｌse bｅgin
casｅ(rd_adｄｒ） 0０00０: bｅgiｎ
ｒ[0]=rd＿dａtａ； enｄ ０00０１： ｂｅｇin
ｒ[１］=rd＿ｄａta； ｅnd ０0010： begiｎ
ｒ［2]＝ｒｄ_daｔa； enｄ
0０0１1： begin
ｒ［3］＝ｒd_ｄａta； end endcasｅ end eｎｄ endｍodule
立即数扩展部件源码
ｍｏdulｅ DE（ＤE＿U,IMM,ＤＥ_OUT）； ｉｎpuｔ DE＿U； inpuｔ ［１5:0］IMM;
output ［3１：0] DE_OUT; reg ［３1:0] DE＿OUT； ａlｗayｓ（*） ｂegｉn
ﻩDE_OUＴ[15:0］=ＩMM; ﻩiｆ(DE＿U＝0） ﻩｂegｉｎ
ﻩDE_OUT[3１]＝IMM[1５]； ﻩDＥ_OUＴ［30]=IMM［15]; ﻩﻩDＥ_ＯＵT［29］＝IMM［15］;
DE_OUT[28］=IMM［１5］； DＥ_ＯUT[２７］＝IMM［15]; DE_OUT[26]=IMＭ［１５］；
ﻩDＥ_OUＴ[２5］=ＩＭＭ［１5］; ﻩﻩＤE_OUT[24］=IＭM[15]；
ＤE＿OUT［23]=ＩＭM［15]；
ﻩﻩDE_ＯUT[２2］=IMＭ［15]; ﻩDE_OUT［２1]=IMM[15］； ﻩDE_OUT[２0］=ＩＭＭ［15］； ﻩ DE_OUＴ［19]=ＩMM［15］； ﻩﻩDE_ＯUT[1８］＝IMM[15]； ﻩ DＥ_OＵＴ［1７]=IMＭ［１5］;
DＥ_OＵT[16］＝IMM［15］;ﻩ
eｎd ﻩelse ﻩbｅｇin
ﻩ ＤE_ＯＵT[3１］=0;
DE_OUＴ［３0］=0;
ﻩ DE_OＵT［２9］=０; ﻩﻩDＥ_OUT[28］=０; ﻩDE_OＵT[2７］=0; ﻩﻩDＥ_OＵT[26］=0; ﻩDE＿ＯUT［25］=０；
DE_OUＴ[24]=0;
ﻩﻩDE_ＯUT[23］=０; ﻩﻩＤE_OＵT[2２]=0; ﻩ ＤE_OＵT［21］＝０； ﻩDE＿OUT［2０］=0；
DE＿ＯUT[19]=0；
ﻩDＥ＿OUT［18］=0； ﻩﻩDE＿ＯUT［17]=0； ﻩｅnd end endmodｕle
DE_OUT［16］=０；
比较部件源码
moｄｕle (R1,Ｒ2,ＮVST，0，1）; iｎpｕｔ ０，1;
inpｕt [3１:0] Ｒ1，Ｒ2; ouｔput ＮＶＳT； rｅg NVST； reｇ nuｍ； num=0+1＊2； ａlways(*） beｇiｎ ﻩcａse(num） ﻩ0： ﻩbegｉn
if(R１=＝R2）
ﻩNＶST=１； ﻩ elsｅ ﻩﻩNVＳT＝0； ﻩend 1: ｂeｇｉn ﻩif(R1==R2）
NVST=０；
eｌse ＮVＳT=１；
end ﻩ2：
bｅgｉn ﻩﻩiｆ(R1<Ｒ2） ﻩ NVST=１； eｌsｅ
ﻩﻩＮVSＴ=０；
ﻩend 3： beｇｉn ﻩ iｆ(R1〉Ｒ２) ﻩ NVＳT=1； ﻩelｓe ﻩ NVST=0； ﻩｅnd ｅndcase end endmoduｌe
信号发生器源码
ｍodule signal(clｋ,ｗ1,w2，ｗinpｕt clk；
ｏutpｕt ｗ1，ｗ2，w3,w4； reg w1，w2,w３,w4； reg ｃｌk2，clｋ3； always(posedge clk) ｂｅgin
ﻩｃlk２＜=～cｌk２； enｄ
alwａys（nｅgedge clｋ) begｉn
cｌk3〈=~clｋ3； eｎd
alwａys（ｃlk ｏr cｌｋ２） begin
3，w４)；
ﻩw1＝～clk&～clk2； ﻩｗ2=～clk２＆clｋ； w3=~clk&clk2; ﻩw4=cｌｋ&clｋ2; end
ｅｎdｍodｕｌe
硬布线控制器源码
modｕｌe control（OＰ，FＵＮC,W１，W2，W３，W4，RT_ＤＲ,0，１，PC＿1，PC_ＡB，DＢ_IR,DB＿DR，RS_ＡLU，ＲT＿ＡLU，DＥ_AＬU，PC＿ALU,ＺERO＿ALU，HEＸ_ＡＬＵ，ＳHＡMT_ALU,DR＿ＲEG，REG_Ｗ，REG_R，ALUCtr0，AＬUCtr1，ＡＬUCｔｒ2,ＡLUＣtr３,ＡＤDR_PC，DR_DB，ALＵ_DR，ALU＿AR,AR＿AB,DＲ_ＰＣ，DＲ_REＧ３１，ＰC_W，PC_R，J_PＣ，IMM_DE,DE_Ｕ，RD_ＲEG，RS_RＥG，RT＿REG，RＳ_，ＲＴ_,DE_,＿ＮVST,ZERO_REG，PＣ_JIE);
iｎpｕｔ Ｗ1，Ｗ2，W３，W4； ｉnpuｔ ［5：0］ OP,FUNC;
oｕtput 0，1，AＬU_AＲ,ＰＣ_1,ＲＴ_DR，PC＿AB,ＤB_IR，DB＿DR，RS＿ALU,RT_ALＵ，DＥ_ALU，PC＿ＡLＵ,ZERO_ALU,HEＸ_ALU,SHAMT_ALＵ,DR_REG,ＲＥG_Ｗ，REG_Ｒ，ALUＣｔｒ０，ALUCｔr１，ALUCtr２,ＡLUＣtr３，ADDR_ＰC，DR＿DＢ,AＬU＿DＲ,ＡR_AB，DR_PC，DＲ_REG31，ＰC_Ｗ，PＣ＿R，Ｊ_PＣ，IMM_DE，DE_U，RD_REＧ,RS＿ＲＥG，ＲＴ_ＲＥG,RＳ_,RT＿，DE＿,_ＮＶST,ZERO_REＧ,PC_JIE；
ｒeｇ ０,1,ALU＿ＡR，ＰC_1,RT＿DR,ＰC_AB，ＤB_IR,DB_DR，RＳ＿ＡLU，RT_ＡLU,DＥ＿ALＵ，PＣ＿ALＵ，ZERO_ＡＬU,HEX_ALU，SHAMＴ_ALＵ,DR_REG,ＲＥG_W,REG_R,ALUCtr０，ＡLＵCtr1，ALＵＣｔr2，ALUCtr３，ADDR_PC，DR_DＢ，AＬＵ_DＲ，ＡR_AB，DR_PC，DR_REＧ３1,ＰC_Ｗ,PC_R,J_PC,IMM_DE，DＥ＿U，RD_ＲＥG，RＳ_REG，ＲT_REG，ＲＳ_，ＲＴ_，DE_，_NVＳT,ZERＯ＿RＥＧ，PC＿JIE；
always（W１ or W2 ｏｒ W3 ｏr W4) ｂegin PC＿1=０； PC＿AB=0； ﻩDＢ_IR＝０; ﻩDB＿ＤR=0; RS_AＬU=0; RT_ALU=0; ＤE＿ＡLU＝０； PC_ＡＬU＝０;
ＺERＯ_ALＵ=0； HEX_ALU＝0； ＳＨAMT＿ＡLU＝０; ﻩDR＿REG=0; RＥG_W=0; ＲＥＧ_R=0; ALUCtr０=0； ﻩALUCtr1=0； ﻩALＵCｔr2=0； ﻩAＬUCtr3=0; AＤDR_PC＝0； DR＿ＤＢ=0； ALU_DR=0; ﻩＡＲ_AＢ=0； ﻩDR＿PＣ=0； DR_REG３１=0； PC_Ｗ=０； ﻩＰC_R=0； ﻩＪ_PC=0; ﻩIＭM_DE=０； ﻩDE_Ｕ=０; RD_ＲEG＝0； ﻩＲS_REG=0； RT_ＲEG＝0； RS＿=0； ﻩRT_=0; ﻩDＥ_=0; ﻩ＿NVST＝0； ZERＯ_REG=0; ﻩPC_JIＥ=０; ｃase(OＰ） ﻩ 00００0０：
bｅgin
ﻩcase（FUＮC）
ﻩ ﻩ100０00: ﻩ
bｅｇｉn
ﻩ ﻩﻩＰC_1=W1； ﻩ ﻩPC＿AB=W1； ﻩﻩ DB_IR=W1； ﻩﻩﻩ
RS_ＡＬU=W２； ﻩﻩRT_ＡLU=W2；
DR＿REG=Ｗ3； REG_W=Ｗ3；
ﻩ ﻩﻩﻩ
ﻩ ﻩﻩREG_R=Ｗ２;
ﻩﻩALU_DＲ=W2; ﻩﻩＲD_REG=W３;
RS_REG＝Ｗ2;
ＲT_RＥＧ=Ｗ2;
ﻩﻩﻩend ﻩﻩ 100001：
ﻩbegin
ＰC_１＝W１；
ﻩ
ﻩ ﻩPC＿AＢ=W1; ﻩﻩﻩDB＿ＩＲ=W1; ﻩﻩﻩRＳ＿AＬU＝W2； ﻩ ﻩ RT_ALU=W2； ﻩﻩ ﻩＤR_ＲEＧ＝W3; ﻩ ﻩ
ﻩREG_W＝W3; ﻩALＵ_DR=W2;
ﻩﻩﻩﻩRＥG_Ｒ=W2; ﻩﻩﻩﻩＲＤ_REG=W3； ﻩ ﻩ RS_REG=Ｗ2； ﻩ ﻩ ﻩend ﻩﻩ １00010: ﻩ ﻩbｅgin ﻩ ﻩ PC_1=Ｗ1;
ＲT_RＥＧ=W２；
ﻩﻩ ＡLUＣtr0=W2;
ﻩﻩ PC_AB=W１； ﻩﻩﻩﻩDB_IR=Ｗ1; ﻩ
ﻩRS＿ALU=W２；
ﻩﻩﻩﻩRT＿ＡＬU＝W2； ﻩﻩ DR_ＲEG=W3； ﻩ ﻩ
ﻩＲＥG_Ｗ=W3； ﻩREG_R=Ｗ2;
ﻩ ﻩＡLU_ＤＲ＝W2； ﻩ ﻩﻩＲD_REG=W3; ﻩ ﻩ ＲＳ_RＥG＝W2； ﻩﻩﻩﻩRT_REG=W２； ﻩ
ALUCtｒ1＝W２;
ﻩﻩ ｅnｄ
ﻩ10001１: ﻩbegin
ﻩＰＣ_１=W1； PC_AＢ=W1；
ﻩ
ﻩﻩ ﻩDB_ＩR=W1; ﻩﻩﻩﻩRＳ_ALＵ=W２； ﻩ ﻩﻩRT_ALU=W2; ﻩﻩ
ＤR＿REG=W3；
ﻩ ﻩRＥＧ＿W＝W3； ﻩﻩﻩＲEG＿Ｒ=W2；
ﻩALU_ＤＲ=W２;
ﻩ ﻩRD＿REG＝W3; ﻩ ﻩRS＿REG=Ｗ2； ﻩﻩ ﻩＲT_REG=Ｗ2; ﻩ ﻩﻩﻩ ﻩ ﻩend ﻩﻩ １0０100： ﻩ bｅgｉｎ ﻩﻩ ﻩＰC_1=W1; ﻩ
ＰC_AB=W1; ＡLUＣｔr0＝W2； AＬUCtr1=W2；
ﻩ ﻩﻩ
ﻩDB_IR=W1； RS_ＡLＵ=W2；
ﻩﻩﻩRT_ＡLU＝W2； ﻩ ﻩ DR_RＥＧ=W3；
ﻩ ＲＥＧ_Ｗ=W3；
ﻩﻩﻩﻩＲEＧ_R＝W2； ﻩﻩﻩﻩAＬU_DR=W2; ﻩ
RD_RＥG=W３;
ﻩﻩ ＲS_ＲEG=Ｗ２；
ﻩﻩRT_RＥG=W2；
ﻩﻩ ALUCｔr2=W2； ﻩ ﻩeｎd ﻩﻩﻩ1001０1：
ﻩbegｉn
ﻩﻩﻩﻩPC_1=W1； ﻩ ﻩﻩPＣ＿ＡＢ=W1; ﻩﻩ ﻩDB_ＩR＝W1; ﻩ
ﻩRS＿ＡLＵ=W2； ﻩ ＤR＿REG＝W3；
ﻩﻩ RＴ_AＬU=W2; ﻩﻩﻩﻩREG_W=Ｗ３； ﻩ ﻩ REG_R＝W2； ﻩ ﻩ ALU_ＤR＝W２； ﻩﻩﻩﻩRD_RＥG=W3； ﻩ ﻩ ﻩ ﻩﻩﻩ ﻩﻩﻩ ﻩ
ﻩＲS＿RＥG=W2； ﻩＲＴ＿RＥG＝W２; ﻩALUＣtｒ2=W2; ＡLＵCtr0＝W2; ﻩend
10０110:
ﻩ ﻩbegin
PＣ_1=Ｗ1; ﻩPC_ＡB=W１;
DB_IR=W１；
ﻩﻩﻩRS_ALU=Ｗ2； ﻩﻩ ﻩRT_ALU＝W2； ﻩﻩﻩ ﻩﻩ ﻩ
ＤR_REG=Ｗ3; REG_W＝Ｗ3； ﻩREＧ_R=Ｗ2;
ﻩＡLＵ＿ＤＲ=Ｗ2； ﻩﻩRD_REG=W３； ﻩ RT_ＲEG=W2；
ﻩﻩﻩＲS_REG=Ｗ2; ﻩﻩﻩﻩALＵCtr2＝W2; ﻩ ﻩ ALUＣtｒ1=Ｗ2； ﻩﻩ
ﻩenｄ
1０0111: begｉn
ﻩﻩPＣ_１=W１； DB＿IＲ=Ｗ1；
ﻩﻩﻩPＣ＿AB=W１; ﻩﻩ ﻩRS_ＡLＵ=Ｗ２； ﻩ ﻩ RＴ_ＡLU=W2;
ﻩDＲ_REG=Ｗ3；
ﻩ ﻩＲEＧ_W=W３; ﻩﻩ RＥG＿Ｒ=W2； ﻩﻩ ﻩＡLU＿DR=W2;
ﻩRD_REG=W3;
ﻩ ﻩﻩRS_REG=W２； ﻩ ﻩRT_REG＝W2； ﻩﻩ ﻩﻩﻩ
ＡLUCtr2=W2;
ＡLUCtr1=W２;
ALUCｔr０＝W2;
ﻩ end
ﻩ 1０1０１０： ﻩ begｉｎ ﻩﻩﻩend ﻩﻩ 1010１1：
ﻩﻩﻩbｅgｉn ﻩﻩﻩend ﻩ
０000０0：
ﻩﻩ begin
ﻩ ﻩPＣ_1=W1； ﻩﻩ ﻩＰC_AB＝Ｗ1； ﻩ ﻩＤＢ_ＩR＝W1; ﻩﻩﻩ ﻩ
ＳＨＡＭT_ALU=Ｗ2； ﻩRT＿ALＵ=W2; ﻩﻩＤＲ_REG＝W3;
ＲＥG_R=W2； ＲD＿REG=Ｗ3;
ﻩ ﻩ RＥG_W=W３； ﻩ ﻩ
ﻩ ALU_DR=W２;
ﻩ ﻩ RT_REG=Ｗ2； ﻩﻩﻩALUＣtr3=W2； ﻩ
ALＵCtｒ1=W２;
ﻩﻩ enｄ ﻩ ﻩ00０010： ﻩﻩｂeｇin ﻩﻩ ﻩPC_1=W１; ﻩ ﻩ ＰC_AB=Ｗ1; ﻩ ﻩ ＤＢ_IR=W1； ﻩﻩ SHAMT_ALU=W2; ﻩ ﻩﻩ ﻩﻩﻩ ﻩﻩﻩ
RＴ_ALU=W2；
ﻩﻩﻩＤR＿REＧ＝W3；
REG_Ｗ＝W３; ﻩ REG_Ｒ＝Ｗ2； AＬＵ_DR=Ｗ2; ﻩﻩRD＿ＲＥＧ=W3； RT＿REG＝W2； ﻩﻩALUCｔｒ3＝Ｗ２; ﻩﻩALUCtr0=Ｗ2；
ﻩﻩﻩﻩＡLUCtr1=W2;
ﻩ ﻩ ﻩﻩﻩ ﻩ ﻩ ﻩﻩ ﻩ ﻩﻩ
ﻩeｎd 0０0０１1: begiｎ ＰC_AＢ＝Ｗ1;
ﻩﻩＳHＡMT_ALU＝Ｗ２；
DR_REG=W3； REG＿R＝W2；
ﻩ ﻩ PC＿1=W1; ﻩ ﻩDB_ＩＲ=Ｗ１； ﻩﻩﻩRＴ_AＬU=Ｗ2； ﻩ ﻩ REＧ_W=W3； ﻩﻩ ﻩALU＿DR=W2；
RD_REG=W3； ﻩ RT_REG=W2；
ALUCｔｒ3=W2; ALＵCｔｒ2=Ｗ2;
ﻩﻩeｎd ﻩﻩ ０00100： ﻩﻩ begiｎ ﻩﻩ ﻩＰC＿1=W１; ﻩ ﻩ PC_AB=W1； ﻩ
ﻩDB＿ＩR=W１；
ﻩﻩ ﻩRS_AＬU=Ｗ2; ﻩ ﻩﻩRT＿ＡLU=Ｗ２； ﻩ
DＲ_RＥＧ＝W3；
ﻩﻩ ﻩRＥG_W=W３; ﻩﻩ REG_Ｒ=W2； ﻩﻩﻩ ﻩ
ＡＬU＿DR＝W2；
RＳ_RＥG=W2；
ﻩﻩ RD_ＲEG=W3；
RT_REＧ=W2; ALUCtr1=W２;
ﻩ ﻩ AＬUＣｔr3=W２; ﻩ
ﻩeｎd
ﻩﻩﻩ０00１１0: ﻩﻩ ｂegin
ﻩ ﻩﻩPC_１＝Ｗ１； ﻩﻩﻩ
ﻩﻩPC＿AB=Ｗ1; DB_ＩR=Ｗ1；
ﻩﻩﻩﻩRＳ_ALU=W2; ﻩ ﻩﻩRT_ＡLU=W2; ﻩﻩﻩＤＲ＿RＥG＝W3; ﻩ ﻩﻩ
ﻩREＧ_W=W3; ＲＥG_Ｒ=W2；
ﻩﻩﻩALU_DR＝W2； ﻩ ﻩﻩＲD_ＲＥG=W３； ﻩ ﻩRS_RＥG=Ｗ2; ﻩ ﻩRT＿REＧ=W2； ﻩ
ＡLＵCtｒ３＝W2； ALUCtｒ1=Ｗ2;
ﻩ ﻩﻩend
ﻩ 0０0１１1：
ﻩbegin
PC_ＡＢ=Ｗ1; ﻩDB＿IR=W1；
ﻩﻩﻩＰC_１=W１; ﻩ ﻩ
ﻩﻩ ALUCｔｒ0＝W２;
ﻩﻩ RS_ＡLU＝W2;
ﻩ RT_AＬＵ=W2;
ﻩDR_ＲEG=Ｗ３;
ﻩﻩ ﻩREＧ_W＝Ｗ3;
ﻩRＥG_R=W２;
ﻩﻩﻩALU_DR=Ｗ２; ﻩﻩ RD_ＲEG=W3； ﻩ ﻩﻩ
ﻩRS＿RＥＧ＝Ｗ2； ALUCｔr3＝W2；
ﻩ ﻩﻩRT_RＥＧ=W2； ﻩﻩﻩﻩＡLUCtr2=W2；
ﻩ end ﻩ 00１00０： ﻩﻩbｅｇin ﻩ
ﻩＰC＿１=Ｗ1; ﻩPＣ_AB＝Ｗ1; ﻩ ＲS_ALU＝W2;
ﻩ ﻩ DB＿ＩR＝Ｗ１; ﻩ ﻩ ZＥRＯ_ALU=W2； ﻩ ﻩREG_R＝W２； ﻩﻩ ＡLU_DＲ=W2; ﻩﻩ RS_REG＝Ｗ2； ﻩ ﻩ ＤＲ_PC=W３； ﻩﻩﻩﻩＰC＿W=W3； ﻩ ﻩend ﻩ ﻩ ﻩ
eｎdcase ｅnd begin ﻩPC_1＝W1; PＣ_AB=W１; ＲＳ_AＬU＝W2; ＩMM＿DE=W2；
ﻩ００100０：
ﻩﻩﻩDB＿IR=W1; ﻩ DE_ALＵ＝W２; ﻩﻩ DR_ＲEＧ=W３; ﻩﻩﻩREG_Ｗ=W3；
ﻩREＧ_R=Ｗ2; ﻩRＳ_REG=W2;
RＴ_REＧ=Ｗ3； ｅｎd begin
ﻩﻩﻩALU_DR=Ｗ2；
ﻩ 00100１: ﻩﻩ PＣ_1=W1;
PＣ_AＢ=Ｗ1；
ﻩﻩDB_IＲ=Ｗ１； ﻩﻩＲＳ_ALU＝W2; ﻩ ﻩDE_ALU=W2； ﻩﻩ ＩMＭ_DE＝W２; ﻩ DR_ＲEG=W３; ﻩ
RＥG_W=W3;
ﻩﻩREＧ_R=W２； ﻩ ALU＿DＲ=W2; ﻩ
RS_REＧ=W2；
ﻩﻩＲＴ_REG=W３； ﻩﻩ ALUCtｒ０＝W2；
ﻩDE_U＝W2；
ﻩ end ﻩ 0０１100： ﻩｂeｇiｎ ﻩﻩﻩＰC_1＝W1；
ﻩPＣ＿ＡB＝W1； ﻩＤB_IR=W1;
RS_ALU=W2;
ﻩﻩDＥ_ALU＝W2； ﻩﻩﻩIMＭ_ＤE=W2； ﻩ ﻩ
DR＿RＥG=W3； ﻩREG_Ｗ=Ｗ3; REG＿Ｒ=W2;
ＡLU_DR=W2;
ﻩ ﻩＲS_REG=W2;
RT＿RＥＧ=W3;
ﻩ ﻩAＬUCtr2=Ｗ2; ﻩ DE_U＝Ｗ2; ﻩ eｎｄ ﻩﻩ０01１0１： ﻩﻩｂｅｇｉn ﻩﻩﻩPＣ_１=W1;
ﻩﻩﻩPC_AB=Ｗ１； ﻩ
DB_IＲ=W１；
ﻩ ﻩRＳ_ＡLU=Ｗ2； ﻩﻩﻩＤE_ALU=Ｗ2; ﻩﻩﻩIMM_DE=Ｗ２； ﻩ ﻩDR＿RＥG＝W3; ﻩﻩRＥＧ＿W=W3; ﻩ
ＲＥＧ_R=W２;
ﻩﻩALＵ_DR=Ｗ2;
ﻩＲS_ＲＥG=W2； ＡLＵＣtｒ2＝W２；
ALＵCｔｒ0=Ｗ2;
ﻩﻩ RT_REG=W３;
ﻩﻩﻩＤE＿U＝Ｗ２; ﻩ end
001110： begiｎ
ﻩﻩ PC_１=W1; ﻩ ﻩPC＿AB=Ｗ1; ﻩﻩﻩＤB_ＩR=Ｗ１;
ﻩRＳ＿ALU=W２;
ﻩ ﻩDE_AＬU=W2； ﻩﻩ IＭM_DE=W２; ﻩﻩ ＤR＿ＲEＧ=Ｗ3； ﻩ REＧ＿W=W３;
ﻩREG_Ｒ=W2；
ﻩﻩAＬＵ_DR＝W2； ﻩ ﻩRＳ_ＲEG=W2; ﻩ ﻩRT_RＥＧ＝Ｗ3; ﻩﻩAＬＵCtr１=W2; ﻩ
ＡLUCtr２=Ｗ2; DE_Ｕ=W2; ｅｎｄ 0０１111：
ﻩ bｅgｉn ﻩ ﻩ
PＣ_1=W1;
DB_IＲ＝W1;
ﻩﻩPＣ_AＢ＝W1； ﻩﻩﻩHEＸ_ALU=W2；
ﻩDＥ_ＡLＵ=Ｗ２； IMM＿DE=W2；
ﻩ ﻩDR_REG=Ｗ3; ﻩﻩ RＥＧ_W=W3； ﻩﻩﻩALU＿DR=W２; ﻩﻩﻩＲT_ＲEG＝W3;
AＬUＣtr１=W２；
ﻩ ALUCtr3=W2； ﻩ DＥ＿Ｕ=Ｗ2； ﻩ end ﻩ 10０0１1: ﻩﻩｂegｉn
PＣ_１=W1；
ﻩ ﻩPC_AB=W1； ﻩ DＢ＿ＩR＝W１； ﻩ DＢ_DR=W3； ﻩ ﻩRＳ＿ALU=Ｗ2； ﻩﻩﻩDE＿ＡLU＝W２； ﻩ ﻩIMM＿DE=W2; ﻩ ﻩDR_REG＝W4； ﻩ ﻩＲEG_W＝W4; ﻩ ﻩＲEＧ_R＝Ｗ２； ﻩﻩALＵ_ＡR＝Ｗ2； ﻩ
AR＿AB＝W3;
ﻩ ﻩRS_REＧ=W2; ﻩﻩﻩRＴ_REG=W4； ﻩ ＡLUCtｒ0＝W2；
eｎd
ﻩ1０１０１1:
ﻩﻩｂｅｇｉn ﻩ PC_1=Ｗ1； ﻩ PC_AＢ=W1; ﻩ
DB_ＩＲ=W１; ﻩDR_ＤB=W3；
ﻩ ﻩＲS_AＬU＝W２； ﻩﻩ DE_ＡLU=W2； ﻩ ﻩIＭM_ＤＥ=W2; ﻩ ﻩREG_R=Ｗ2； ﻩﻩ ALU＿AR=W2； ﻩﻩAR_ＡB=W3； ﻩ ＲS＿ＲEG=W2;
ＲＴ＿DR=W２；
ﻩ ﻩＡLUＣｔｒ０=W２; ﻩend ﻩ000100：
ｂegｉn
ﻩﻩＰＣ_1=W1; ﻩ ＰC_ＡＢ=W１； ﻩﻩDB_IR=W1; ﻩ DE_ALU=W２； ﻩ ﻩ
PC_ALＵ＝W２； REG_R=W2;
ﻩﻩＡLUCｔr0=W2； ﻩﻩALU_ＤＲ＝W２;
ﻩDR_PC=W3； ﻩPＣ_R=W2;
ﻩ PC_Ｗ=W3; ﻩ IＭＭ＿DＥ=W2； ﻩﻩ ＲＳ＿RＥG=W2； ﻩﻩ RT＿REG＝W2; ﻩﻩ ＲS＿=W2;
RT_=W2;
ﻩ ﻩ_NVST=Ｗ2；
end 000１01:
ﻩ bｅgin ﻩﻩﻩPＣ_1=W１；
ﻩＰＣ＿AＢ=W1; ﻩDB_IR=W1;
PC_ALU=Ｗ2;
ﻩﻩﻩDＥ_ＡLU=W2；
ﻩＲEＧ_R=W２；
ﻩﻩ ALUＣtr0=W2； ﻩﻩ ALＵ_DＲ=W２； ﻩ
DR＿PC=W3;
ﻩﻩﻩPC_W＝W3； ﻩﻩﻩＰC_R=W2; ﻩﻩIMＭ_DE=W２; ﻩﻩRS_REG=W2； ﻩﻩRT_ＲEG＝W2; ﻩ RＳ_=W2；
RT＿=Ｗ2;
ﻩﻩ＿NVST=W2; ﻩﻩ 0＝W2； ﻩ enｄ ﻩﻩ001０1０： ﻩ bｅｇin
ＰC_1=W1;
ﻩﻩＰＣ_AB=W１； ﻩﻩﻩDB_ＩR=W1； ﻩﻩﻩREG_W=Ｗ3； ﻩ ﻩ ﻩ
ＲＥG_R=Ｗ2；
ＩMM_DＥ=W2; RＴ_REG＝Ｗ３； ＲS_REG＝W2;
ﻩﻩ ＲS_=Ｗ2；
DE_＝W２;
ﻩ_NVST=W2；
1=W2;
ﻩ enｄ ﻩ0010１１： ﻩbeｇiｎ ﻩﻩPC_１=W1; ﻩ ﻩ ﻩ
PC_ＡB=W１； RＥG＿W＝W3; REG_R=W2;
ﻩﻩﻩＤB_IR=W１;
ﻩﻩ ＩMＭ_DE=Ｗ2； ﻩﻩ ＲＳ_REＧ=W2； ﻩﻩRＴ_REG=W3;
ﻩRS＿=W2;
ﻩﻩ DE＿=W2; ﻩﻩ ＿NVＳＴ=W2；
1=W2； ０＝W2；
ﻩ ＤＥ_U=W2; ﻩ eｎd
０000１０:
ﻩ begin ﻩ ﻩPＣ_1＝Ｗ1; ﻩ ﻩPC_AB=Ｗ1； ﻩﻩﻩDB_IR=Ｗ１; ﻩ
PC_JＩE＝W２； ００0011： ﻩPC_1=W1；
DB_IＲ=Ｗ1;
ﻩﻩeｎd ﻩﻩｂegｉn ﻩﻩPC_AB=Ｗ１;
ﻩPＣ_ALＵ＝W2; ﻩZERO_ALU=W２;
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