EP2C5T144核心板说明

EP2C5T144最小系统开发板说明

1. 概述

本开发板采用的主芯片FPGA型号为Altera公司CycloneII系列的EP2C5T144，等效门数为23万门。开发板电源采用5V直流电，通过板上完善的电源系统，为FPGA等元件提供所需的各种电压，并可向外输出5V、3.3V、1.2V电压。板上配有EPCS4配置芯片，JTAG和AS两种下载端口，50MHz有源晶振。设有6个LED发光二极管，用作简单输出。FPGA的所有引脚均通过2.54mm标准排针引出。

2. 原理图分析

2.1 各种电压的得到

VCC_5VVCC_3.3VU33INLM1085OUTGND120.1uFC26U431INGNDOUTOUT240.1uFC27VCC_1.2VC2510uFC280.1uFREG1117-1.2GND

如上图所示，开发板的输入电压是5V。通过U3：LM1085-3.3的LDO芯片，得到3.3V电压。此芯片最大电流支持到3A。再通过AMS1117-1.2（板上显示REG1117，这只是芯片品牌不同，功能相同），获取1.2V电压。

3.3V电压是提供给FPGA的IO使用的。也就是说，FPGA的IO引脚电平采用的是3.3V。1.2V电压是提供给FPGA内核的工作电压，以及FPGA内部PLL的工作电压。1.2V电压的纯净程度要求比较高，故采用C25钽电容滤波。

2.2 IO电压、内核电压供电连接

VCC_3.3VVCC_1.2V如左图，VCCIO1-VCCIO4四组电压均连接3.3V。FPGA有很多的IO，它们是分

U1F523291161271387795102465466VCCIO1VCCIO1VCCIO1VCCIO2VCCIO2VCCIO2VCCIO3VCCIO3VCCIO3VCCIO4VCCIO4VCCIO4EP2C5T144C6VCCINTVCCINTVCCINTVCCINT5062124131组的。在EP2C5T144芯片中，分为四组（Bank），每组（每个Bank）的IO引脚供电是独立的，因此可以采用不同的电平标准。本开发板的所有IO脚都采用3.3V电压标准，所以所有的VCCIO都连接3.3V。

VCCINT为FPGA内核工作电压输入。CycloneII系列的FPGA均采用1.2V的内核电压，所以这里连接1.2V。

2.3 PLL（锁相环）电压供电连接

VCC_1.2VVCC_1.2V0.1uFC1910uFC200.1uFC21U1H3735109107VCCA_PLL1GNDA_PLL1VCCD_PLL1GND_PLL1GND_PLL1VCCA_PLL2GNDA_PLL2VCCD_PLL2GND_PLL2GND_PLL2EP2C5T144C6383436110108106GNDGNDGND0.1uFC22=ValueC23GNDGNDGND

EP2C5T144片内含有2个PLL。PLL的作用是产生各种频率的时钟，在FPGA中拥有重要的地位。VCCA_PLL1、VCCD_PLL1和VCCA_PLL2、VCCD_PLL2分别是两个PLL的模拟电源、数字电源。其中，PLL对模拟电源的纯净度要求特别高，因此采用C19钽电容滤波和0.1uF电容去耦。

2.4 对外输出电压

P7VCC_5VVCC_3.3VVCC_1.2VGND1234Header 4

如图，各种电压可通过P7向外输出。使用时，注意共地，且不要超过电源的最大供电电流。

2.5 时钟源

U1IP54321Header 4CLK7CLK6CLK5CLK4CLK7CLK6CLK5CLK4CLK3CLK2CLK1CLK08889909122211817CLK7, LVDSCLK3n INPUTCLK6, LVDSCLK3p INPUTCLK5, LVDSCLK2n INPUTCLK4, LVDSCLK2p INPUTCLK3, LVDSCLK1n INPUTCLK2, LVDSCLK1p INPUTCLK1, LVDSCLK0n INPUTCLK0, LVDSCLK0p INPUTEP2C5T144C6OSCVCC_3.3V0.1uFC11234C2OSCR122GNDGNDGNDCLK0L147nH

如上图，FPGA可拥有7个时钟源。板上的有源晶振OSC提供50MHz的时钟，输入给FPGA的CLK0时钟源。这个时钟源可通过PLL倍频、分频等方法得到各种频率的时钟。有源晶振的电源使用PI型滤波，保证电源质量。

另外，还可通过P5接口输入外部时钟。

2.6 IO引脚引出

U1AIO, (ASDO)IO, (nCSO)IO, LVDS9p (CRC_ERROR)IO, LVDS9n (CLKUSR)IO, VREFB1N0IO, LVDS5p, (DPCLK0/DQS0L)IO, LVDS5nIO, LVDS4p, (DPCLK1/DQS1L)IO, LVDS4nIO, LVDS3pIO, LVDS3nIO, VREFB1N1IOIO, PLL1_OUTpIO, PLL1_OUTn12347892425262728303132ASDOnCSOB1_IO1B1_IO2B1_IO3B1_IO4B1_IO5B1_IO6B1_IO7B1_IO8B1_IO9B1_IO10B1_IO11B1_IO12B1_IO13P1VCC_3.3VVCC_5VB1_IO2B1_IO4CLK1CLK3B1_IO7B1_IO9B1_IO11B1_IO131917151311975312018161412108642B4_IO21GNDB1_IO1B1_IO3B1_IO5CLK2B1_IO6B1_IO8B1_IO10B1_IO12BANK 1Header 10X2EP2C5T144C6

EP2C5T144拥有丰富的User IO（用户IO引脚）。开发板通过2.54mm标准排针，引出了所有的用户IO引脚，并在排针旁边标明了对应FPGA的引脚号，方便用户在开发的时候自行扩展到别的电路上。上图是Bank1的引出情况。

2.7 配置电路

VCC_3.3VU1ER210kR3R410k10kTDITDOTCKTMSDATA013101211148584R510kR6R710kR810k10kGNDVCC_3.3VVCC_3.3VJTAGTCKU2DATA0DCLKnCSOASDO26154GNDDATADCLKnCSASDIGNDEPCS4SI8VCCVCCVCC378TDOTMS12345678910DCLKCONF_DONEnCONFIGnCEDATA0nCSOASDO12345678910ASPVCC_3.3VnCEDCLKCONF_DONEnCONFIGnSTATUS1615832082TDITDOTCKTMSDATA0MSEL0MSEL1nCEDCLKCONF_DONEnCONFIGnSTATUSEP2C5T144C6GNDD1LED_REDGND1kR10CONF_DONEQ18550S1nCONFIGSW-PBR9VCC_3.3V1kTDIGNDGND参照配套电子书《Altera FPGA/CPLD设计 基础篇》第六章设计！